PERCOBAAN 1 MODUL 4
1. Jurnal [Kembali]
2. Alat dan Bahan [Kembali]
1. Panel DL 2203C.
2. Panel DL 2203D.
3. Panel DL 2203S.
4. Jumper
5. SW-SPDT
Gambar 1.3 SW-SPDT
SPDT (Single Pole Double Throw), merupakan golongan saklar yang memiliki 3 terminal. Jenis saklar ini dapat digunakan sebagai saklar pemilih.
6. 74111
Gambar 1.4 74111
JK flip-flop atau sering ditulis dengan simbol JK-FF merupakan pengembangan dari RS flip-flop. JK flip-flop digunakan sebagai komponen dasar suatu counter atau pencacah naik (up counter) ataupun pencacah turun (down counter).
4. Prinsip Kerja Rangkaian [Kembali]
Pada saat input J berlogika 1 dan CLK diberi clock maka output pada rangkaian akan masuk satu persatu. dimana dimulai dari Jk flipflop pertama yang berlogika 1 kemudian diteruskan ke JK flip flop ke dua sampai JK flip flop yang ke 4.
Pada saat input K aktif dan CLK diberi clock maka output tidak akan menyala (berlogika 0 di semua output pada JK flipflop. ketika input R (reset) aktif maka output yang dihasilkan juga akan berlogika 0. Pada input set tidak ada pengaruh ketika diaktifkan dan tidak diaktifkan.
5. Video Rangkaian [Kembali]
1. Analisa output yang dihasilkan tiap tiap kondisi
jawab :
Pada saat B3-B6 berlogika 0, B0 dan B2 berlogika 1, kemudian B1 x maka output yang dihasilkan akan masuk satu persatu (input secara serial). Hal ini disebabkan karena proses penyimpanan dan pergeseran data secara serial.
Pada saat B3-B6 berlogika 0, B1 X dan B2
⬇
, maka output yang dihasilkan akan langsung masuk semua (tidak ada pergeseran) dimana untuk melihatnya yaitu dengan mengubah B2 dari 1 ke 0 sehingga terlihat outputnya langsung masuk semua pada saat B3-B6 X, B1 berlogika 0, kemudian B0 dan B2 berlogika 1 maka output yang dihasilkan akan secarfa serial (masuk satu persatu). hal ini terlihat pada saat X dinaik turunkan dimana output yang dihasilkan masuk satu persatu.
Pada sat B3- B6 X, B0 1, kemudian B1 dan B2 berlogika 0 maka output yang dihasilkan akan secara paralel.
2. Jika gerbang AND pada rangkaian dihapus sumber clock langsung dihubungkan ke flipflop bandingkan output yang didapatkan
jawab:
Pada saat gerbang AND dihapus hasil outputnya akan sama ketika sw 5 berlogika 1 dan input AND satu lagi diberi clock. Hal ini terlihat pada output yang masuk satu persatu.
kemudian ketika sw 5 diberi logika 0 dan input AND satu lagi diberi clock maka output yang dihasilkan tidak bergerak. Hal ini disebabkan gerbang AND memakia prinsip perkalian sehingga input CLK akan berlogika 0.
Rangkaian Proteus Link
Video Simulasi Link
IC74111 datasheet Link
Tidak ada komentar:
Posting Komentar